保持时间规定采样后数据仍需稳定的时长_触发器通常根据特定时钟边沿更新状态_锁存器在使能条件满足时允许状态更新

组合逻辑输出主要由当前输入状态决定。时序逻辑的输出还依赖内部保存的状态。锁存器在使能条件满足时允许状态更新。触发器通常根据特定时钟边沿更新状态。建立时间规定采样前数据需要保持稳定的时长。保持时间规定采样后数据仍需稳定的时长。违反时序要求可能使触发器进入亚稳态。同步器能够降低亚稳态传播的概率。

可编程逻辑器件允许重新配置内部逻辑功能。现场可编程门阵列由可配置资源实现电路。硬件描述语言主要表达硬件结构与行为。综合工具将设计描述转换为可实现的逻辑网络。仿真通过不代表实际时序必然满足要求。静态时序分析检查设计路径的时间约束。电平转换器用于连接不同电压逻辑域。数字技术的普及与集成电路制造进步相关。数字系统可靠性仍受到模拟电气特性的制约。

数字电路利用离散逻辑状态表示和处理信息。二进制用两个基本符号表达数值和状态。逻辑电平需要对应具体器件的电压范围。逻辑高电平不一定等于固定的五伏电压。与门在全部输入满足条件时输出有效状态。或门在至少一个输入满足条件时输出有效状态。非门对输入逻辑状态进行反相操作。异或门可用于判断两个逻辑输入是否不同。